- 综合排序
- 最热优先
- 最新优先
- 来自专栏先进封装
一种新型RDL PoP扇出晶圆级封装工艺芯片到晶圆键合技术
一种新型RDL PoP扇出晶圆级封装工艺芯片到晶圆键合技术扇出型晶圆级中介层封装（ FOWLP）以及封装堆叠（Package-on-Package, PoP）设计在移动应用中具有许多优势，例如低功耗、短信号路径 此外，它还可以应用于多种封装平台，包括PoP、系统级封装（SiP）和芯片尺寸封装（ CSP）。这些优势来源于一种称为再分布层（Redistribution Layer, RDL）的先进互连技术。 为了解决基于RDL的中介层封装堆叠（PoP）挑战，引入了一种真正的芯片最后工艺流程（chip-last process flow），并采用了芯片到晶圆（Chip-to-Wafer, C2W）键合技术。 文章展示了构建和测试一个基于RDL的晶圆级中介层PoP封装的结果，该封装的尺寸为12.5 x 12.5 mm²，厚度为0.357 mm 包括植球。 横截面图像 a) CCSB（铜芯焊球） b) 顶部RDL中介层 c) 底部RDL中介层 d) 硅片 e) 除BGA外的封装厚度硅模五、可靠性性能对基于RDL的集成PoP测试样品进行了组件级可靠性（CLR
1.1K10编辑于 2025-02-10 - 来自专栏光芯前沿
美国先进封装制造蓝图（MRHIEP）：高性能计算相关的先进封装及异质集成技术
扇出晶圆级和面板级封装 针对每个平台构建路线图目标、差距/挑战和潜在解决方案，基于HIR路线图以及行业专家团队的集体经验进行蓝图的说明。 2.2.4 扇出晶圆和面板级封装 扇出晶圆级封装（FO - WLP）是一种无基板封装，它使用刚性载体和模塑将一个或多个集成电路重构为晶圆形式，通常直径为 300 毫米，并直接在重构的晶圆上形成再分布层 差距与挑战： 扇出晶圆级封装如今已在大规模制造中发展成熟。 晶圆级和面板级扇出封装面临的关键挑战之一是在模塑过程中的芯片偏移，这限制了凸点间距的缩放。 美国本土机会： 尽管扇出晶圆和面板级封装是移动设备及其他设备中产量最高的封装平台之一，但美国既没有大规模的，甚至连小规模的扇出封装生产线都没有。
76201编辑于 2025-04-08 - 来自专栏光芯前沿
Chiplet通信桥接技术介绍及大厂方案分析(二)
要制造EMIB，首先必须在Si晶圆上构建RDLs（包括接触焊盘）。制作RDL的方法取决于RDL的导线线宽/间距。最后，将非RDL侧的Si晶圆附着到芯片附着膜上，然后切割Si晶圆。 可以看出，与带C4 bump的封装基板方案相比，桥晶圆和芯片晶圆的步骤直到晶圆键合步骤都是相同的。键合之后，通过晶圆凸点工艺在芯片晶圆上制造C4 bump。 5.10 嵌入式扇出EMC中的脊桥与RDL Intel、IBM、Apple等公司的刚性桥要么嵌入在有机封装基板中，要么在没有腔的有机封装基板上。 还有另一类刚性桥，它嵌入在扇出EMC(环氧模塑材料)中，并连接到扇出RDL基板。 可以看出，系统级芯片（SoC）如CPU、GPU，以及HBM由无源（2.5D）或有源（3D）硅通孔（TSV）中介层和封装基板支撑。
1K01编辑于 2025-04-08 - 来自专栏IT大咖说
先进IC封装，你需要知道的几大技术
2016年，iPhone7上的16nm A10处理器和天线开关模组使用了扇出晶圆级封装（Fan-out Wafer Level Packaging，简称FoWLP）技术，取代了传统PCB，从而一举成为科技明星 扇出型晶圆级封装(FOWLP) 扇出型晶圆级封装是一大改进，为晶圆模提供了更多的外部接触空间。将芯片嵌入环氧模塑料内，然后在晶片表面制造高密度重分布层(RDL)和焊料球，形成重组晶片。 通常，它首先将前端处理的晶圆片分割成单个晶圆片，然后将晶圆片在载体结构上分隔开，填充间隙以形成再生晶圆片。FOWLP在封装和应用板之间提供了大量的连接。此外，基板本质上比模具大，所以模具间距更宽松。 再分配层(RDL) 再分配层是铜金属连接线或封装中电连接的一部分。 这些孔洞从晶圆片的正面蚀刻到一定深度，然后通过沉积导电材料(通常是铜)将它们隔离并填充。芯片制作完成后，晶圆从背面开始变薄，露出晶圆背面的孔和金属，以完成TSV互连。
2K51发布于 2020-10-19 - 来自专栏光芯前沿
雨树光科 & A*STAR：基于扇出晶圆级封装(FOWLP)的1.6T硅光CPO光引擎
一、 FOWLP技术优势 目前实现CPO有基于硅通孔（TSV）的、基于玻璃基板的和基于扇出晶圆级封装（FOWLP）的几种方法，每种都有其优势和劣势，作者提了以下几点： ① 基于TSV的CPO 需要在PIC晶圆上制造TSV，实现密集集成并最小化信号传播距离。 (Mold first，模具先行) ② 将模塑晶圆从模具板分离后，进行正面RDL(FRDL)金属和介质层加工。FRDL包括两层金属用于布线，以及一层开窗的UBM层用于EIC芯片的倒装焊。 FRDL层加工的时候还做了个开窗，把光栅耦合器暴露出来，这样可以做晶圆级光学测试表征。 ③ 正面搞好之后搞背面。晶圆先从背面被减薄至300um以下，以暴露PIC。 ④ 背面RDL(BRDL)同样有一层金属层和一层UBM。这一面的UBM用来跟有机基板焊接。 ⑤ 完成的FOWLP晶圆进行切割露出SSC光口进行端面耦合。EICs通过倒装工艺组装在封装的顶部。
1.1K02编辑于 2025-04-08 - 来自专栏芯片工艺技术
半导体与半导体生产设备：Chiplet技术，先进封装，优选谁
InFO 方面，台积电在临时载体上精确（面朝下）放置后，芯片被封装在环氧树脂“晶圆”中，再分布互连层被添加到重建的晶圆表面，将封装凸块直接连接到再分配层，主要包括 InFO_PoP（主要用于移动平台）、 长电科技的无硅通孔扇出型晶圆级高密度封装技术，可在硅中介层（Si Interposer）中使用堆叠通孔技术（Stacked VIA）替代 TSV 技术。 针对 Chiplet，通富微电提供晶圆级及基板级封装两种解决方案，其中晶圆级 TSV 技术是 Chiplet 技术路径的一个重要部分。 WLP 晶圆级封装大部分工艺是对晶圆进行整体封装，封装完成后再进行切割分片。 晶圆级封装是通过芯片间共享基板的形式，将多个裸片封装在一起，主要用于高性能大芯片的封装，利用次微米级硅中介层以 TSV 技术将多个芯片整合于单一封装中，能够显著降低材料成本，利用无载片技术，在芯片到晶圆键合与缝隙填充之后
1.8K20编辑于 2022-11-16 - 来自专栏光芯前沿
Chiplet通信桥接技术介绍及大厂方案分析(一)
5.2 背景 过去，chiplet设计和异构集成封装的通信是通过带精细金属导线的TSV-interposer、积层高密度有机基板和扇出RDL来实现的。 大多数刚性桥都是用硅基板制成的，RDL是在硅晶圆上制造的。一些刚性桥甚至带有TSV。刚性桥有两类，即（1）带有积层基板的刚性桥和（2）带有扇出RDL基板的刚性桥。 5.4 如何制造带有TSV的硅桥？ 在整个晶圆上溅射Ti和Cu。 6. 光刻,形成RDL窗口。 7. 在开窗区域电镀Cu。 8. 去除光刻胶。 9. 蚀刻Ti/Cu，完成RDL1。 10. 重复步骤1-9以制作RDL2，依此类推。 还是从图5.9和5.10中的晶圆开始，使用Cu damascene技术制造RDL的过程主要基于半导体后端线路过程。详细情况如图5.13所示。 1. 在整个晶圆上溅射Ti和Cu，并在晶圆上电化学沉积（ECD）Cu。 6. 通过CMP去除多余的Cu和Ti/Cu。V01（连接TSV到RDL1的通孔）完成。 7. 重复步骤1。 8.
55910编辑于 2025-04-08 - 来自专栏光芯前沿
Rain Tree Photonics：6.4T晶圆级玻璃通孔3D封装硅光CPO光引擎
封装与互连技术 ◆ 3D封装设计：集成玻璃基离散预制细间距过孔（TGV）作为封装互连，实现超低损耗信号传输； ◆ 制造工艺：通过300mm晶圆重构成型工艺将PIC与TGV嵌入环氧模塑料（EMC），采用芯片优先的扇出晶圆级封装 （FOWLP）流程，支持前后端重分布层（RDL）加工及细间距布线。 正面RDL层处理后，通过背面研磨将晶圆减薄至200μm，并键合到临时载体上进行背面RDL层处理。背面重新分布层包括一个布线金属层和用于焊球的凸点下金属化焊盘。 然后，沿着深沟槽切割晶圆，露出端面耦合器，之后再与EIC组装。工艺细节参考这篇：雨树光科 & A*STAR：基于扇出晶圆级封装(FOWLP)的1.6T硅光CPO光引擎 三、封装设计优化 1. 四、结论 该晶圆级异构集成光引擎通过3D封装、TGV细间距互连及FOWLP工艺，实现了高带宽（6.4Tbps）、低损耗、高可靠性的光互连。
1.1K10编辑于 2025-07-08 - 来自专栏光芯前沿
TSMC下一代晶圆级AI系统SoW-X：16颗 ASIC＋80颗HBM4＋260Tbs总片间带宽
为解决这些问题，SoW-X采用晶圆级集成思路，将计算、存储与互连功能重构为一个有机整体，实现"集群级算力、芯片级效率"的突破。 作为2.5D结构的创新演进，SoW-X融合了InFO_SoW（晶圆级系统集成扇出）与CoWoS-L（晶圆级先进封装）技术优势：前者提供低延迟、高带宽密度和低阻抗电源分配网络（PDN），后者支持高带宽存储器 此外，SoW-X引入了系统工艺协同优化（STCO），以优化局部硅互连（LSI）互连的金属堆叠和晶圆扇出再分布层（RDL），从而显著提高计算能力和数据传输总带宽。 二、整体方案概述 SoW-X的核心是重构晶圆，通过晶圆级再分布层（RDLs）与局部硅互连（LSI）的协同设计，实现跨晶圆的高速信号与功率传输。 热分析 在SoW-X中，由于边界条件复杂，在晶圆级进行计算流体动力学（CFD）分析并不现实。
1.4K10编辑于 2025-07-20 - 来自专栏光芯前沿
新加坡A*STAR IME：多芯粒(chiplet)异构集成互联技术(2.5D3D封装、CPO)
中介层interposer作为芯片间互连的核心载体，需突破多层RDL与微凸点μbump的缩放极限： - 多层RDL布线技术：采用聚合物大马士革镶嵌工艺（Polymer Damascene - 焊料微凸点优化：针对15μm以下节距凸点（如8μm节距），开发晶圆级底部填充（TCB）与无焊剂键合工艺，采用新型NiFe barrier层控制金属间化合物（IMC）生长，提升键合可靠性。 ③ 共封装光学（CPO）：光电协同集成新范式 针对AI芯片对光互连的需求，IME开发两种CPO平台： - 扇出型CPO：基于模塑封装（Mold-First）集成光子集成电路（PIC）与电芯片 雨树光科 & A*STAR：基于扇出晶圆级封装(FOWLP)的1.6T硅光CPO光引擎 - 混合键合型CPO：通过铜-铜键合直接互连EIC与PIC，消除微凸点寄生效应，带宽提升至25.6Tbps以上， 芯片设计”向“系统级封装设计”转型。
1.7K11编辑于 2025-04-26 - 来自专栏光芯前沿
VLSI 2025 imec短课：2.5D/3D集成技术现状、核心突破与未来路线图
从1950年代的绑线技术（>0.5mm I/O间距），到1970年代的周边穿孔封装（<0.5mm周边间距），再到2010年后的2.5D与3D晶圆级封装，互连密度、I/O带宽和集成复杂度持续提升。 ◆ 3D互连技术全景：从封装到芯片级集成 ① 封装级3D集成：多样化技术路径 3D封装级集成以“系统级封装（SiP）”为核心，通过堆叠与异构整合实现功能密度提升。 堆叠封装（PoP）技术则成为移动处理器的标配，如苹果A12处理器通过堆叠DRAM实现存储与计算的紧密耦合，显著提升数据访问效率。 ② 芯片与晶圆级3D集成：应用驱动的技术突破 芯片与晶圆级3D集成的发展紧密围绕核心应用场景展开。 硅中介层支持亚微米线宽/间距（L/S）互连，可集成有源器件与无源元件（如MIM电容、ESD保护），但面临面积与成本挑战；硅桥中介层与扇出晶圆级封装（FO-WLP）结合，通过模具重建与semi-additive
1.5K11编辑于 2025-08-06 法国Iten与A*STAR IME合作，将固态电池技术集成到晶圆级的3D封装中
5月17日消息，据EEnews europe报道，法国科技公司 Iten 正在与 A*STAR 微电子研究所 （A*STAR IME） 合作，将固态电池技术集成到晶圆级的 3D 封装中。 这将使系统级封装 （SiP） 设计能够将固态电池与微控制器相结合。在单个封装中实现晶圆级集成，不仅降低了组装复杂性，还提高了互连可靠性。焊点和连接器越少，潜在的故障点就越少，从而提高可靠性。 A*STAR IME 的研究基于三个架构系列：高密度扇出晶圆级封装 （HD FOWLP）、2.5D 转接板和 3D 中介层。这导致了可以集成固态电池的八个平台。 它还适用于模具优先的 FOWLP、再分布层 （RDL） 优先的 FOWLP、无源中介层、有源中介层、光子中介层、晶圆到晶圆 （W2W） 混合键合、芯片到晶圆 （C2W） 混合键合和 C2W 微凸块。 “我们很高兴与 ITEN 合作开发突破性的先进封装技术，以满足不断增长的微电子市场的需求。
8710编辑于 2026-03-19- 来自专栏硅光技术分享
晶圆级气密封装的MEMS型硅光芯片
这篇笔记介绍MEMS型硅光芯片封装的一则最新进展，瑞典皇家理工学院KTH研究组联合洛桑联邦理工学院EPFL、爱尔兰的Tyndall、IMEC等多个机构，共同开发了MEMS硅光芯片晶圆级的气密封装技术(hermetic （图片来自文献1） 在另外一片直径100mm的SOI晶圆上加工出25um厚的Si作为密封盖(sealing cap)，并沉积2um厚的金层。 而在硅光芯片上利用顶层金属加工出相匹配的金属图案，然后作为密封盖的SOI晶圆bonding到硅光芯片上(利用各自的金属层)，最后去除handle wafer, 在需要保护的MEMS波导区域形成所需的硅密封盖 Lightmatter公司此前在hotchips 2019上展示了其基于MEMS型光波导的光计算系统，业界当时对其封装方案和系统的可靠性存在一些质疑。 KTH的这一晶圆级气密封装方案无疑为MEMS型硅光芯片的实用化打开了一扇大门，下一步应该会验证电芯片flip-chip到气密封装后的MEMS硅光芯片。
2.5K20编辑于 2022-06-14 为应对2nm高昂成本，苹果A20系列将改用WMCM封装
8月13日消息，据外媒wccftech报道，苹果2026年推出的iPhone 18 系列所搭载的A20系列处理器将首度采用台积电2nm制程，并计划由现行InFO 封装转向WMCM（晶圆级多芯片模组） 方案 此举旨在通过封装革新提升良率、减少材料消耗，缓解先进制程带来的成本压力。 相较于现行的InFO（整合扇出封装）采用PoP（Package on Package）垂直堆叠方式，将记忆体直接置于处理器上方，并采用Chip First 制程在晶片上生成RDL（重布线层），再将记忆体封装于上层 InFO 的优势是整合度高，但随着AI 应用带动记忆体容量需求大幅增加，记忆体模组叠得越高，封装厚度与制作难度都显著上升，同时SoC 功耗提升也使散热变得困难。 天风国际证券分析师郭明錤指出，长兴材料已获台积电采用，成为苹果2026 年iPhone 与Mac 芯片中，供应液态封装料（LMC）与底填封装料（MUF）的厂商。
11510编辑于 2026-03-20亿道信息携手华封科技，进军先进封装！
从晶圆级封装到板级封装 据介绍，亿封智芯先进封装产线将采用2.5D和3D封装及全环保工艺等前沿技术，不仅可以满足众多高端芯片客户的晶圆级封装需求，也覆盖了板级先进封装客户的需求。 目前板级先进封装工艺主要是面板级扇出型封装（FOPLP），其作为扇出晶圆级封装的延伸，将多个芯片、无源组件和互连集成在一个封装内，并以重新布线层（RDL）工艺，将芯片重新分布在具有面积利用率优势的方形基板上进行互连 特别是在后摩尔时代的AI热潮之下，众多的芯片厂商都希望通过晶圆级的先进封装技术来进一步提升芯片的集成度，以满足AI的高性能、低功耗需求。 即晶圆级先进封装设计+板级先进封装设计+系统的组装设计融合，把这些技术整合到一起之后，就能给客户交付更加小型化、轻薄化、长续航的终端产品。 值得一提的是，华封科技还是日月光Fanout晶圆级工艺贴片机的全球唯一供应商。 “我们于先进封装的核心关键设备领域拥有完整的高端产品矩阵、设备部署落地经验和终端客户应用案例。
25410编辑于 2026-03-20- 来自专栏光芯前沿
Cerebras的晶圆级算力革命
◆ 核心突破：WSE-3晶圆级引擎的硬件架构革新 Cerebras Wafer-Scale Engine 3（WSE-3）作为全球最快的AI芯片，其硬件设计重新定义了算力密度与数据传输效率的边界 值得关注的是，Cerebras正布局光互连技术以进一步突破性能天花板，与Ranovus合作探索的晶圆级光互连与共封装晶圆方案，获得了DARPA的资金支持，目标是实现超乎寻常的互连带宽。 ◆ 结语：晶圆级计算开启算力新纪元 Cerebras Systems通过晶圆级架构创新，将AI与HPC的算力与效率提升至全新高度。 在AI模型持续增大、HPC场景日益复杂的趋势下，晶圆级计算正成为突破算力边界的关键方向。 未来，随着Condor Galaxy等超大规模集群的持续部署、光互连等前沿技术的落地，晶圆级系统将在更多关键领域发挥核心作用，推动科技进步与产业升级。
43710编辑于 2025-12-25 - 来自专栏光芯前沿
日月光先进封装报告：AI加速的核心驱动力——从异构集成到硅光子学的突破
- 进阶封装：2009年起的扇出晶圆级封装、2.5D TSV等。 - 前沿集成VIPack：2022年起的2.5/3D技术，包括FOPOP(扇出面板级封装)、FOCoS（扇出芯片级系统）、FOCoS-Bridge（带桥接的FOCoS）、增强型FOCoS-B、Co-SiPh 等3D先进RDL技术。 ◆ 面板级封装：利用率的跨越式提升 面板级封装的利用率随尺寸与掩模版尺寸显著提升： - 300mm晶圆平均利用率为57%； - 300mm面板平均利用率达70%； - 600mm面板平均利用率最高 ◆ 硅光子学引擎（SiPh OE）工具箱 为实现高效光学连接，SiPh OE提供了全方位技术支持： - 光学耦合：通过刻蚀（DRIE）、晶圆上芯片（CoW）等技术实现精准对接。
99810编辑于 2025-08-12 - 来自专栏硅光技术分享
硅光芯片的晶圆级测试
这篇笔记整理了一些用于晶圆级测试的方案。 文献1中进行了一个有趣的估算，商用的晶圆级自动化测试设备约200万美元，测试时间1s相当于花费3美分，而一个10mm^2的硅光芯片成本约10美分，因此如果单个芯片测试超过3秒，那么测试的费用就会大于芯片的成本 而光栅耦合器比较灵活，可以位于芯片上的任意位置，因而是晶圆级测试的首选，典型的光栅测试结构如下图所示， ? 以上是几种晶圆级别的测试方案。个人觉得方案2和4比较好，方案1需要离子注入和激光退火，增加了工艺的复杂度，方案3需要制备专门的PLC芯片。 （图片来自文献1） 晶圆级测试对于降低硅光芯片的成本意义重大，唯有实现快速高效的在线测试，才能提高光芯片的良率。在芯片设计时，也需要考虑到方便后续的测试，两者相辅相成。
4.4K30发布于 2020-08-13 面板级封装技术能力不足？群创发声明郑重澄清
日经亚洲15日报导称，台积电最新的「面板级」（panel-level）先进封装技术运用方形基板，可容纳的封装单位超过圆形晶圆，进而提升运算性能。 三、群创自投入扇出型面板级封装（Fan-Out Panel Level Packaging，FOPLP）以来，持续推进三项主要制程技术开发，包括chip first、RDL first及TGV。 目前chip first与RDL first制程依计划稳定发展，并未接获客户针对精度标准或技术能力提出负面意见；TGV制程尚处技术开发阶段，还未进入技术验证或量产阶段。 四、实务上，显示器技术与先进封装制程具有高度工艺重叠，根据业界共识，显示器前段制程与IC封装流程约有60%工序相似，显示产业技术本质上即具备进入封装领域的发展潜质。 随芯片尺寸放大趋势发展，封装基板放大的经济效益亦日益提升。群创将持续专注于大尺寸封装技术开发，强化先进制程效率，为客户提供稳定可靠的封装解决方案。 编辑：芯智讯-林子
10000编辑于 2026-03-19- 来自专栏光芯前沿
硅光与CPO的稳健制造：行业全链条技术协同与挑战解析
（二）晶圆级工艺优化 - 全流程晶圆处理：在晶圆级完成电镀、TSV（硅通孔）、光纤耦合（如V型槽技术）及电光测试，通过早期良率筛选降低后续封装成本。 - 2.5D/3D封装基础设施： IBM Albany研发中心具备300mm晶圆级2.5D/3D封装能力，支持C4 μbump键合、RDL工艺及热特性分析。 晶圆级测试：使用探针台同步测试电信号（如眼图）与光信号（如功率、光谱），单次测试时间＜5分钟。 2. - 生态合作方向： - 与代工厂合作优化硅光子工艺（如降低波导损耗），与OSAT厂商探索玻璃中介层封装技术。 - 强调“已知良好裸片（KGD）”的重要性，推动晶圆级测试技术与先进封装的早期协同。 ：在晶圆级同步完成电学信号（如高速SerDes）与光学参数（光功率、波长稳定性）测试，通过Ficontec等合作伙伴的基于机器视觉的光纤-晶圆对准技术，对准精度达±2μm，将光纤耦合时间从分钟级缩短至秒级
83810编辑于 2025-05-18
腾讯云开发者
Copyright © 2013 - 2026 Tencent Cloud. All Rights Reserved. 腾讯云 版权所有
深圳市腾讯计算机系统有限公司 ICP备案/许可证号：粤B2-20090059 
粤公网安备44030502008569号
腾讯云计算（北京）有限责任公司 京ICP证150476号 | 京ICP备11018762号